[請益] FPGA轉數位IC

damneye 03/20 10:43趁現在多休息陪家人，讓自己放鬆一點

den7 03/20 10:51數位IC的哪部門？只做前段是差不多的

TsmcEE 03/20 10:55放心啦 這兩年多的跟你一樣 進來被做de dv都有

GymRat 03/20 10:56都有製程來M做數位IC了

lolo0129 03/20 10:57有人連verilog 是什麼都不知道也可以被錄取，這種

lolo0129 03/20 10:57天選之人也都能當DE了，安拉（二三線IC廠的真實事

lolo0129 03/20 10:57蹟）

tkhan 03/20 11:09有人verilog當C寫都能進來了

luckyBF 03/20 11:25不知何時可以看到有人把verilog 當python 寫

ctct0513 03/20 11:57verilog 學很快啦 怕啥

fxp87117 03/20 11:59我還看過三線廠收了一個物理碩連二進位都不知道是

fxp87117 03/20 11:59什麼的進去當DE，這時代沒什麼不可能了

kenhsu28 03/20 11:59不要害怕，數位IC部門裡面也是有人專門在繞FPGA的

easych 03/20 12:54XD永遠記得前輩說Verilog 就當C寫就好啦

ArgoVesta 03/20 13:02FPGA也是數位IC設計的一環啊…

ArgoVesta 03/20 13:03話說還有人會把Ptt ID跟其他社群ID取一樣的哦好好笑

lysing12 03/20 13:05樓上 超多的好嗎XD

HenryLin123 03/20 13:34verilog當C寫一個for loop就爆炸了。

StrKO 03/20 14:03不要怕 2.3線未來中文系都可以進去當DE

Max112358 03/20 14:05當C寫，要存數據怎麼辦，reg [1023:0] var[1023:0]

Max112358 03/20 14:05;

StrKO 03/20 14:07還有數位IC也要懂FPGA 出家是啥意思?

freef1y3 03/20 14:12根本只需要reg就好 不懂在那分reg wire幹嘛

mmonkeyboyy 03/20 14:26logic

supersu1a 03/20 14:28求示範只用reg寫完一個module

ArgoVesta 03/20 14:33看來上面有某樓就是雜魚哈哈

ArgoVesta 03/20 14:34Wire跟reg可以混為一談真猛

ArgoVesta 03/20 14:35你要這樣寫也沒差 看你code的人會很衰而已

freef1y3 03/20 14:40只用reg寫module怎麼辦不到 把assign移到always而已

ArgoVesta 03/20 14:41對 不是辦不到 但這就跟智障沒兩樣 一看就知道是雜

ArgoVesta 03/20 14:41魚的寫法

mmonkeyboyy 03/20 14:44我都用logic 這樣算鹹魚嗎？

freef1y3 03/20 14:45就算不是雜魚寫的 你看到他用reg也不代表是FF

freef1y3 03/20 14:45還不是要去看是在哪裡設值

freef1y3 03/20 14:50要區分就是用命名區分 不然就是語言規範FF型別只能

freef1y3 03/20 14:50在sequentail block賦值

freef1y3 03/20 14:51搞一個reg wire根本不上不下

mmonkeyboyy 03/20 14:52所以用logic 啊

freef1y3 03/20 14:52verilog就是個很過時的語言

mmonkeyboyy 03/20 14:53但可讀性來說 assign 還是很重要

freef1y3 03/20 14:55可惜敝司的synthesis flow吃不了system verilog

mmonkeyboyy 03/20 14:57三大還有不能吃的？

freef1y3 03/20 14:58啊知 可能有些選項沒開吧

mmonkeyboyy 03/20 14:59很久以前就有在推類似comb ff latch 這種寫法在veri

mmonkeyboyy 03/20 14:59log 上 好 debug,

mmonkeyboyy 03/20 15:03最終版都過五年了….orz 我印象中都吃，連verilator

mmonkeyboyy 03/20 15:03都吃了 只剩下iv yosys 這種吃一半的

freef1y3 03/20 15:05我們這裡要手動把unique if轉成and or 哈哈

douya 03/20 15:27system verilog package+for loop當c 寫也不是不行

douya 03/20 15:27呀

hsnuyi 03/20 18:03M某subsystem就是CS博士開發的啊 滿滿的C-style 這

hsnuyi 03/20 18:03裡都是學生嗎...?

samm3320 03/20 18:32寫到這麼抽象ECO會不會很痛苦啊

samm3320 03/20 18:32我們經驗不夠都還不敢拉到這麼高階

smile12372 03/20 19:34我就爛

smile12372 03/20 19:34都不會

B09123123 03/20 19:56前輩講的是真的嗎 小時候讀錯讀到非VLSI/CAD都超怕

B09123123 03/20 19:56連二三線IC都進不了

mmonkeyboyy 03/20 22:58你只用unique if沒搭對的sv, 會有非單一問題 所以

mmonkeyboyy 03/20 22:58所叫讓你該用這個合理XD 很久以前我也會這樣建議

mmonkeyboyy 03/20 22:59c-style沒問題啦 不要用c思考就好 而且用在dv很正

mmonkeyboyy 03/20 22:59常也很正確啊XD

z32766 03/21 10:29有遇過三個月就待不下去的（壓力大到無法睡

dakkk 03/21 11:26要用邏輯閘觀點寫 就要用verilog吧

dakkk 03/21 11:26除非沒在管timing跟gatecount