Re: [請益] IC設計真的比較好嗎

※ 引述《timtim01 (我不是阿宅 是鄉民)》之銘言：
: 豬屎屋有爽和不爽的 同公司也有分爽和不爽的
: 夠爽的豬屎屋 很多都很低調 每天準時下班 頂多TP前要加班 抓一些root cause
: 不爽的豬屎屋 人力永遠不夠 天天過得跟GG差不多的工時
: 但是GG不能帶手機 滑滑line和FB 領的錢和GG差不多 能不能帶手機 以及自由度是否OK: 都會影響要不要去GG的意願 但是豬屎屋很重視學歷 至少台灣前面8間電資碩士
: 比較有機會進去 待久了 再去跳其他start up 賭一波 就財富自由了
: 豬屎屋去拚IPO上市的機會 比 其他產業更高 尤其大股東是系統廠的 那IPO幾乎是穩的: 台GG只是很穩 去貸款利率會很低 但是台GG升遷不容易 到33 就會被一堆博士卡
: 小間豬屎屋穩穩做 搞到公司沒有你就會垮 這樣就好了 台GG不太可能這樣
: 現在一堆 HLS tool 只要spec夠明確 基本上只剩下驗證比較燒腦 驗證的夠齊
: 會出問題的機會不高

回一個離題的地方，目前台灣豬屎屋用 HLS 的應該還不多

大多使用情景是有 IP 臨時要安插進 IC 才會啟用

HLS 的優勢在於想法變成 RTL 的開發時間短

TLM 模擬速度也飛快

缺點是設計出來的 IP 面積往往過大

目前聽過最誇張的是 10 倍以上

ECO 也是個問題

固然有 EDA 公司運用 LEC 工具做自動化 ECO

但是現在的合成工具都太過於強大

以至於 LEC 工具定位不到 netlist 中的 IP

使得自動化 ECO 需要用到整份 netlist 下去做

有些大一點的系統整個流程跑完就大概六七天起跳

越接近 Tapeout 階段的 ECO 都會要求三四天完成

基於以上的理由 台灣豬屎屋 RTL 還是人寫的比較多

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