Re: [請益] 純軟往ic演算法易遇到的困難

loadingN 01/24 16:55你不要這麼專業好嘛

shikemurajy 01/24 17:02確實

shikemurajy 01/24 17:02最好還純血加實驗室正確

b122771 01/24 17:11同事跳去三線豬屎屋上班後，也說艾希低賽叻僅找四

b122771 01/24 17:11大碩博畢的。但是做出來的艾希還是不太靈光。

SkyFluid 01/24 17:11應該說語言本身不是重點，verilog語法的確沒cpp難

SkyFluid 01/24 17:11。但關鍵是為什麼要這樣設計，時序問題/功耗問題/

SkyFluid 01/24 17:11面積問題，有些算法可以軟體在cpu/gpu上跑，有些就

SkyFluid 01/24 17:11是考慮上述因素後得用專用硬體來實現，而這些你沒

SkyFluid 01/24 17:11有相關經驗根本無法理解。所以大家才挑學校和實驗

SkyFluid 01/24 17:11室（修課/做實驗/研究主題）

b122771 01/24 17:12他也目賭了一組艾希團隊被砍掉。

b122771 01/24 17:12東西搞爛了。該殺頭還是得殺頭

Fukker 01/24 17:26最好verilog簡單啦 你要亂寫當然簡單 寫好的都可以

Fukker 01/24 17:26發paper拿博士了

hogu134 01/24 17:34這種把Verilog當C在寫的 難怪面試被直接刷掉XD

color529 01/24 17:46說RTL簡單？你有辦法寫出效能、面積、功耗都最佳的

color529 01/24 17:46才是真功夫

color529 01/24 17:48你的RTL架構夠棒還可以申請專利咧

kkilljeff 01/24 18:05verilog寫code本來就不難，難的是背後要有的數位電

kkilljeff 01/24 18:05路相關知識。做實體IC要考量面積功耗效能。硬體描

kkilljeff 01/24 18:05述語言是寫電路，不是單純寫程式好嗎？

wuyiulin 01/24 19:10奇文共賞

abombterry 01/24 19:25所以說，要對Verilog 很熟，很想做IC設計的人要去

abombterry 01/24 19:25哪一間學校以及什麼實驗室唸才對？

k20057 01/24 20:53c寫得好verilog就會寫不好因為會用軟體的思維

peter98 01/24 21:50誰說C寫得好 verilog就一定寫不好?

peter98 01/24 21:51verilog寫不好不是因為C不好，是電路腦不好

leoloveivy 01/25 01:11功耗跟面積老實說rtl 能貢獻的超少趴數

pponywong 01/25 06:23C可以亂寫 純軟現在很多連C都不用 都用python了

pponywong 01/25 06:24硬體設計是實打實的每個資源都要省都要爭

pponywong 01/25 06:25你做出來面積比較大 功耗比較多 結論就是沒人用